所以D输入也变为1，如下表所示。
以上发生的现象可以简单总结为：每当时钟输入由0变为1时，Q端输出就发生变化，或者从0到1，或者由1到 $0 _ { \circ }$ 下面的时序图可以更加清楚地说明这个问题。
当时钟端Clk输入由0变为1时，D的值（与 $\overline { { \mathbf { Q } } }$ 的值相同）被输出到Q端。当下一次Clk信号由0变为1时，D和 $\overline { { \mathbf { Q } } }$ 的值同样会改变。
如果这个振荡器的频率是20Hz(即20个周期的时间为1s)，那么Q的输出频率是它的一半，即 10Hz，由于这个原因，这种电路称为分频器（frequency divider)，它的 $\overline { { \mathbf { Q } } }$ 输出反馈到触发器的数据端输入 $\mathbf { D } _ { \mathrm { c } }$
当然，分频器的输出可以作为另一个分频器的Clk输入，并再一次进行分频。下面是三个分频器连接在一起的示意图。
14 反馈与触发器
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